Verilog HDL è un linguaggio di descrizione hardware utilizzato per modellare sistemi elettronici, come analogici ea segnale misto di circuiti - e chip di logica digitali. E 'il linguaggio è molto simile al linguaggio di programmazione C. Vi permette di creare progetti con un alto livello di astrazione. E 'anche un linguaggio di programmazione-sensitive che utilizza un pre-processore - che elabora i dati di input in output - da utilizzare come input in un altro programma, come necessario.

istruzione

1 Avviare Xilinx ISE e fare clic su "File", "Nuovo progetto". Scegliere "Full_Adder" e "HDL per primo livello" sotto "Nome del progetto."

2 Selezionare le impostazioni preferite, in base al sistema specifico si sta operando. Ad esempio, se si utilizza "strumento di sintesi," selezionare "XST Simulator", "ISE Simulator" e "Verilog" come lingua preferita.

3 Fai clic su "Fonte Nuova", sotto la pagina "creare una nuova origine". Selezionare "Verilog modulo." Impostarlo a "Half_Adder" e fare clic su "Next" fino a visualizzare la pagina "Fine". Fai clic su "Fine".

4 Avviare il modulo si imposta. Inserisci i tuoi ingressi e le uscite con primitive. Ad esempio, un "Half Adder" dovrebbe essere due ingressi 1 bit e due uscite, 1 bit. Fai clic su "Sintetizzare" e poi, "Run" dopo aver inserito i tuoi ingressi e le uscite.

5 Fare doppio clic su "Visualizza RTL" sotto "Sintesi". Questo darà un diagramma dell'hardware. Verificare che è programmato, come desiderato.