July 1
La tempistica DRAM che può essere modificato entro BIOS del sistema controlla il numero di cicli di clock di memoria effettiva (metà della velocità di clock etichetta della memoria) prima che la memoria esegue un'azione specifica. Più bassa è la tempistica, più velocemente il tempo di reazione della tua memoria, accelerando il sistema nel processo. Ognuno dei quattro numeri rappresenta una diversa impostazione, in modo dal primo all'ultimo: RAS al CAS Delay, RAS precarica, attivo a precarica Delay e Tempo attivo. impostazioni di temporizzazione possono essere abbassati solo per quanto riguarda l'impostazione più basso al quale la scheda madre è prodotto per l'esecuzione.
Il primo numero del numero di quattro DRAM sequenza temporale è la RAS al CAS Delay. Dati all'interno della memoria del sistema è disposto in una matrice di numeri composti di righe e colonne. Per accedere ai dati all'interno della memoria, il sistema deve prima attivare la riga in cui si trovano i dati e la colonna. Il primo segnale, Row Address Strobe (RAS), viene inviata per attivare la riga, e quindi il secondo segnale, il Column Address Strobe (CAS), viene inviata per attivare la colonna, l'accesso ai dati. Il tempo tra i due segnali è il RAS al CAS Delay, che nel caso dell'esempio 9-9-9-24 tempistica è nove cicli di clock.
Il secondo numero nella sequenza è la RAS precarica. Una volta che i dati memorizzati si accede, il sistema deve chiudere riga del dati per inviare un altro comando di accesso alla riga della successiva porzione di dati. La RAS Precharge è il ritardo tra il comando di chiudere la fila in attesa del prossimo comando di accesso e la chiusura effettiva della fila - il tempo necessario tra disabilitazione di accesso ad una linea di dati e l'inizio del accesso ad un'altra linea di dati. Nella sequenza esempio temporizzazione, questo sarebbe nove cicli di clock.
Dopo l'accesso a una locazione di memoria, vi è un piccolo ritardo prima che il sistema può accedere alla posizione successiva. Questo ritardo è la Active precarica ritardo, il terzo numero della sequenza di temporizzazione (nove cicli di clock nella sequenza 9-9-9-24). Fino a questo ritardo snoda verso il basso, un ulteriore comando di precarica non può essere avviata, limitando l'accesso alla memoria nel processo.
Il numero finale della sequenza di temporizzazione 9-9-9-24 è la fila Active Time del modulo di memoria. The Row Active Time rappresenta il ritardo di tempo tra il momento in cui viene richiesto un pezzo di dati e il punto in cui si accede alla riga di dati. Ciò consente l'apertura della riga in preparazione per l'accesso ai dati contenuti all'interno da un Strobe Row Address Strobe e Column Address. Questo processo inizia il processo di accesso ai dati sia per la lettura o la scrittura al modulo DRAM.